La société sud-coréenne de semi-conducteurs sans usine Panmnesia fait progresser l'intégration de CXL et UAL/Ethernet. Il a lancé une puce de fusion PCIe-CXL pour prendre en charge la future unification CXL/UAL. Pendant ce temps, Meta déploie la DRAM existante sur de nouveaux serveurs via CXL pour augmenter la capacité de mémoire et augmenter la vitesse du système.
Panmnesia se concentre sur le développement de contrôleurs et de commutateurs CXL. Le Compute Express Link (CXL) est une extension de bus PCIe hors châssis, basée à l'origine sur PCIe 5.0 et désormais compatible avec les normes PCIe 6.0 et 7.0. Le PDG de Panmnesia, Myoungsoo Jung, a noté que l'industrie pensait depuis longtemps que les commutateurs connectés au processeur induiraient une latence d'accès à la mémoire inacceptable, rendant les périphériques multi-têtes (MHD) évolutifs peu pratiques et forçant le déploiement direct de MHD. Il a précisé que ces problèmes de latence découlent de l’immaturité précoce du CXL plutôt que des limitations inhérentes aux normes, et disparaîtront avec la maturation de l’écosystème. Les commutateurs alimentés par contrôleur CXL de nouvelle génération de la société offrent des performances évolutives, à faible latence et stables.
Panmnesia présentera son contrôleur CXL de nouvelle génération optimisé et son commutateur compatible Port-Based Routing (PBR) à l'ISCA 2026. Les premières conceptions CXL réutilisaient l'IP PCIe avec des tampons de couche indépendants et un contrôle de synchronisation séparé, entraînant une lourde surcharge de synchronisation entre couches et une latence supplémentaire.
Le nouveau contrôleur de Panmnesia adopte des tampons partagés entre couches pour éliminer la plupart des surcharges, avec d'autres optimisations spécifiques aux couches pour une latence plus faible. Le PCIe traditionnel et les premiers CXL s'appuient sur le routage basé sur la hiérarchie (HBR) limité aux topologies arborescentes, tandis que le PBR achemine les données via des ID de port de périphérique uniques pour permettre des topologies arbitraires flexibles. Le nouveau commutateur prend en charge les modes PBR et HBR.
L'extension de mémoire CXL conventionnelle utilise des MHD directs CPU avec une évolutivité limitée. Le commutateur matriciel de Panmnesia permet une extension de mémoire à grande échelle avec une latence comparable et une bande passante système plus élevée, prenant en charge de manière stable jusqu'à 64 nœuds connectés lors des tests.
Panmnesia a déployé une pré-version de puces de commutateur de fusion PCIe 6.4-CXL 3.2. Son IP améliorée intègre les fonctionnalités CXL 4.0, offrant une solution combinée complète PCIe 7.0-CXL 4.0. Panmnesia et Meta présenteront des articles consécutifs lors de la session industrielle ISCA 2026 du 29 juin. L'article de Panmnesia traite d'un contrôleur CXL à faible latence et d'un commutateur PBR éprouvés sur silicium pour les structures centrées sur la mémoire. L'article de Meta présente Vistara, sa solution de déploiement CXL full-stack pour les centres de données hyperscale.
Face à un approvisionnement restreint en mémoire, à la hausse des coûts et aux retards de livraison, l'équipe Vistara de Meta propose de réutiliser les DIMM DDR4 retirés aux côtés de la mémoire DDR5 locale du serveur via des interconnexions CXL standard. Cette approche permet une extension de mémoire à un coût quasi nul, des performances opérationnelles plus élevées et des émissions de carbone réduites.
L'adoption lente du CXL par l'industrie est due à la faible bande passante de la mémoire CXL, à la latence élevée et à la surcharge d'exécution. Les données de production de Meta montrent que la mémoire étendue CXL offre une bande passante 10 fois inférieure et une latence 60 % plus élevée que la mémoire locale. De plus, la plupart des solutions CXL commerciales intègrent la DRAM aux contrôleurs et ne prennent pas en charge la DDR4, bloquant ainsi la réutilisation de la mémoire existante.
Meta résout ces problèmes grâce à la co-conception matériel-logiciel. Elle a développé l'ASIC Vistara CXL personnalisé optimisé pour la réutilisation de la DRAM, l'efficacité énergétique et une faible latence. Du côté logiciel, une solution améliorée de placement de page transparente (TPP) ajuste dynamiquement les ratios de mémoire locale/étendue et automatise les configurations spécifiques à la charge de travail, désactivant la mémoire CXL pour les charges de travail sensibles à la latence.
Le document valide pleinement la valeur pratique de CXL et les gains de performances significatifs sur diverses charges de travail. La solution de Meta réduit de 25 % le déploiement de serveurs d'inférence ML désagrégés et réduit la latence moyenne du cache distribué de 29 %.
ISCA 2026 se déroule du 27 juin au 1er juillet à Raleigh, aux États-Unis. Les partenaires de Panmnesia peuvent accéder aux versions préliminaires des puces de commutation de fusion PCIe 6.4-CXL 3.2, aux systèmes pilotes et à l'IP combo PCIe 7.0-CXL 4.0.
Note de bas de page: Les commutateurs CXL relient les GPU, la mémoire et d'autres périphériques système. PBR prend en charge des topologies de réseau arbitraires et flexibles, surpassant la structure arborescente rigide de HBR et améliorant la flexibilité architecturale. Ultra Accelerator Link (UAL), un rival de NVIDIA NVLink, permet l'interconnexion d'accélérateurs d'IA à haut débit entre fournisseurs. Son alliance comprend AMD, AWS, Google, Microsoft, Meta, Panmnesia et d'autres acteurs clés du secteur.
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